一、集成电路绝缘氧化层ESD击穿机理探讨（论文文献综述）
孙建[1]（2021）在《基于P型外延层的新型耐高压的SOI-LDMOS的结构设计与仿真研究》文中进行了进一步梳理基于绝缘体上硅的横向双扩散金属氧化物半导体场效应器件（SOI-LDMOS）具有自隔离效果好、可靠性高、消除衬底辅助耗尽效应等优点。广泛应用于智能功率集成电路和高压功率集成电路等相关领域,由于其典型应用环境往往为高压、高电流和高速能量切换的复杂环境,因此,对器件的性能、热管理及其可靠性要求较高。器件的击穿电压和导通电阻是衡量LDMOS器件性能好坏的两个主要参数,在高压大功率集成电路中,期望提高器件的击穿电压并降低器件的导通电阻,可使器件的性能及可靠性得到很大提升。然而,传统SOI-LDMOS器件中,击穿电压较大时导通电阻很大。因此,针对传统SOI-LDMOS器件的击穿电压与导通电阻存在的上述矛盾问题,本文主要开展了基于P型外延层的新型耐高压的SOI-LDMOS的结构设计与仿真研究,主要研究工作如下:1、针对传统SOI-LDMOS器件的击穿电压与导通电阻存在互为矛盾的问题,提出了一种间距依次递增的多级Ptop层LDMOS（Multi-stage PtopLDMOS,MSPtop-LDMOS）高压功率器件结构设计方法:首先在传统SOI-LDMOS器件的基础上,通过在N型漂移区上方引入P型外延层,形成Ptop层,得到PtopLDMOS器件结构;再将Ptop-LDMOS器件上方的Ptop层进行非等间距分割,进而设计得到具有间距递增的多级P型外延区域的MSPtop-LDMOS器件。2、针对等间距分布的SOI-LDMOS器件存在电场峰值较大以及电场强度分布不均的问题,本文设计了MSPtop-LDMOS器件结构表面的P型外延层以及渐变式的非等间距分布结构,对器件漂移区内的电场分布进行调制并优化后,能够显着降低器件漂移区内的电场峰值;并通过进一步优化器件漂移区内的掺杂浓度,最终得到最优化的MSPtop-LDMOS器件,进而使得器件的导通电阻保持较低水平的情况下,同时提高了击穿电压,在一定程度上缓解了两者的矛盾问题。3、研究了MSPtop-LDMOS器件数学建模方法。通过Sentaurus Workbench对MSPtop-LDMOS器件数学建模,建立了MSPtop-LDMOS高压功率器件的模型,通过增加一层P型外延层工艺和P型外延层的光刻工艺,MSPtop-LDMOS器件具有与COMS工艺兼容且工艺简单的特点。对MSPtop-LDMOS器件的电场分布、击穿电压、输出电压等特性进行了仿真分析。结果表明,较传统SOI-LDMOS器件,Ptop-LDMOS器件击穿电压提高了35.2%、导通电阻增加了28.1%、FOM值提高了0.43倍;MSPtop-LDMOS器件较Ptop-LDMOS器件性能也有较大提升,击穿电压提高了26.3%、导通电阻降低了64.5%、FOM值提高了3.5倍。综上,本文提出的MSPtop-LDMOS器件,其耐压特性、导通特性、品质因子等指标均有了显着的提升,并验证了该器件的实用性。综合表明,本文提出的MSPtop-LDMOS器件的设计结构方法,在一定程度上改善了击穿电压和导通电阻的矛盾关系,并且该器件有利于在智能功率集成电路和高压功率集成电路上的推广。
袁柳[2]（2021）在《0.18μm高压BCD中的可集成高压器件优化设计》文中研究指明0.18μm BCD工艺主要用在小尺寸的直流/直流和交流/直流转换等领域,是目前应用于消费电子以及汽车电子等领域主流的BCD工艺之一,具有器件类型丰富,导通电阻低,成本经济等特点。随着功率市场的不断发展,基于成熟工艺的电压扩展可以帮助设计者以较低的研发成本扩大工艺平台的应用范围从而拓展市场,成为了目前BCD工艺迭代升级的发展方向之一。可集成功率器件LDMOS是BCD工艺中的核心器件之一,在功率集成电路中主要完成电平位移、功率变换以及功率驱动等功能。为了实现优异的功率集成电路性能,LDMOS器件需要在满足高耐压的同时,尽可能地降低其导通电阻以及提高开关频率,但是高耐压与低导通电阻往往会构成矛盾关系,是LDMOS设计中的重点和难点。本文的主要工作内容如下:首先,对低侧NLDMOS的结构以及工作机理进行阐述说明,并对其进行仿真优化设计。对于低侧NLDMOS,对其栅场板长度,包括栅Poly场板、栅金属1场板以及栅金属2场板,在分析各场板的作用以及优缺点后,得出了一种比较优化的场板分布,大幅度提高了器件的关态耐压;也对器件中纵向的NPN RESURF注入进行了仿真优化,NPN RESURF注入包括Ntop、Pbury和Nbury三个层次,本文对该三个层次的注入能量和注入剂量均进行仿真优化,得出了较优化的注入组合,在满足关态耐压的情况下,进一步降低了器件的比导通电阻;还通过优化器件Buffer区的剂量和能量,在基本不影响器件关态耐压和比导通电阻的情况下将器件的开态耐压提高到了200V以上。其次,对高侧NLDMOS的结构以及工作机理进行阐述说明,接着针对浮动盆对地以及高侧NDLMOS自身的ESD防护性能做了优化设计,之后探讨了其与现有工艺的兼容性,并通过仿真优化其器件性能,对后续工艺的改进具有一定的指导意义。最后,展示分析了本课题中的基本工艺流程,并基于低侧NLDMOS以及高侧NLDMOS管的仿真结果与0.18μm BCD工艺流程设计了相应的版图结构,其中低侧NLDMOS管的版图包含4种类型,高侧NLDMOS管也包含4种类型,在此基础上还设计了一些特殊的版图结构。
姜桂军[3]（2021）在《基于先进IC工艺的静电防护研究》文中提出目前的IC行业中,尤其是较为先进工艺下的芯片产品,由静电放电（Electrostatic Discharge,ESD）造成产品失效的隐患越来越高,ESD失效已经属于导致芯片可靠性问题的主要因素。静电现象在日常中随处可见,IC行业针对于静电的防护已经从源头到最终产品应用各个环节全方面采取措施。随着IC制造工艺变革,也给芯片静电防护设计增添了很多技术环节变化,本文就将对先进IC工艺下静电防护的设计,包括ESD器件和全芯片电路在内的内容做详细的研究和总结。其主要内容如下（1）研究了40nm CMOS工艺下几种常见ESD保护器件,主要关注器件的原理和TLP测试特性,包括PN结二极管系列、MOSFET系列和SCR系列。通过调整PN结结面积以及改变器件宽度改善器件在泄放ESD电流时的鲁棒性。研究了MOSFET器件基础结构改进,并通过测试结果探索MOSFET器件的工作原理,此外还探索了GGNMOS器件版图绘制方式的影响。研究了SCR的基本结构以及基于SCR结构改进的MLSCR和LVTSCR等器件工作机理,结合TLP测试结果重点介绍了MLSCR器件触发电压和维持电压的优化方法。（2）基于片上ESD保护内容,详细介绍40nm芯片中某模块设置的全芯片ESD保护网络结构。结合40nm工艺下BCM参数,重点叙述芯片模块端口的设计窗口提取工作,然后介绍该模块所使用的ESD全芯片防护方案。还研究了40nm工艺下电源保护单元RC Power Clamp,包括等效电路、器件结构和版图绘制。并结合流前期所做的ESD保护方案,对Tape out后的裸片进行TLP测试。对测试结果整理分析,展示该模块端口的全芯片ESD保护网络下各种模式（PS、NS、PD、ND）的TLP测试结果。（3）当遭受快速ESD事件（例如CDM）冲击的IC系统,ESD保护器件此时应具有快速开启导通电流的能力,否则会增加ESD的风险。MDTSCR在传统的DTSCR中嵌入了电流增益放大器模块,这使得器件的寄生双极结型晶体管的电流增益远高于传统的DTSCR内部晶体管,使得触发电压变小从而加快器件的开启速度。通过调整器件触发模块中二极管串的数量,MDTSCR可以适应不同的ESD设计窗口。实验结果表明,与传统的DTSCR器件相比,在28nm CMOS工艺下MDTSCR的开启时间减少了52%,触发电压从5.5V降低至4.5V。
童成伟[4]（2021）在《单片雷击防护电路设计及优化》文中认为雷电,是一种古老的静电放电现象。大气层中,每天可能产生800万余次的雷电事件,雷电频率高达100次/秒。雷击保护模块是一种能够将巨大浪涌信号安全屏蔽掉而并不会对任何电路产生影响的功能模块,对于一般芯片来说,可采用外挂式大功率TVS或压敏电阻进行设计。然而飞行器中存在很多种复杂的输入输出端口,一方面存在大量的焊接点导致不可靠,模块体积大等缺点,另一方面其不可能找到全部匹配的器件型号。因此,面向小型化的趋势,在芯片内部集成具有一定能力的雷击保护电路是未来飞行器发展的一种重要思路。DO-160G航空标准Chapter22中规定了直接雷击浪涌在飞行器周围由于电磁感应对机载设备的放电现象,其衡量指标包括瞬态电压、瞬态电流以及二者的比值,根据不同机载设备需求划分为5个等级、4种波形。典型的接口雷击防护方案为三级防护电路,一般对于可集成的抗雷击器件,采用TVS钳位与TBU/限流电阻作过流保护的组合成为首选。但是由于TBU器件在关断时若工作电压小于18V,将会闩锁所以,TBU无法应用于工作场景为28V的离散量接口芯片的限流处理。本文针对可集成雷击防护器件进行研究,提出了高压多晶硅制备工艺。仿真得到2.2μm厚度介质层、双槽隔离的长多晶硅结构,使得终端电场降低至5E16V/cm,并给出了28V免闩锁SCR的一种设计思路,实验测试不同面积的7.5V SCR器件,得到W=175μm、VCL=12V、It2=22A的SCR器件,拟通过SCR堆叠的方式使其满足离散量输入输出端口防护的标准,并准备为此开展后续设计及测试。进一步地,本文针对5V高速接口电路雷击防护,讨论并设计了一种新型架构的双向TVS,仿真研究阱浓度对各项指标的影响,为设计提供仿真依据。本文设计了两种单层金属布线下的版图布局,基于国内某0.5μm工艺平台,实验得到极间电容为0.55p F的双向SCR器件,仿真通过3.3Gbps下眼图验证,系统级ESD能力达到±10k V,雷击浪涌能力大于5.26A(VCL=11V)。
王忧[5]（2021）在《全耗尽TFET器件的静电放电特性研究》文中研究指明传统的金属-氧化物-半导体场效应晶体管（MOSFET,Metal-Oxide-Semiconductor Filed Effect Transistor）在常温下有着60mV/dec的亚阈值摆幅极限,这限制了 MOSFET器件在超低功耗集成电路中的应用,在此背景下,能够突破60mV/dec亚阈值摆幅限制的隧穿场效应晶体管（TFET,Tunnel Field Effect Transistor）成为了在低功耗集成电路中替代MOSFET的极具竞争力的候选器件。在集成电路生产中,静电放电（ESD,Electrostatic Discharge）是导致集成电路器件失效的主要原因之一,对于深亚微米的小尺寸器件,ESD冲击更易导致其失效。因此,探讨TFET在ESD冲击下的不同特性,改进常规TFET器件结构,获得更好的ESD性能是本文研究与探索的主要内容。本文首先对ESD放电模型和防护原理进行了基本的介绍,阐述了根据ESD设计窗口确定TFET器件ESD性能指标的方法,介绍了使用Sentaurus TCAD软件对TFET进行三维仿真以获得更准确的ESD数据的过程。在此基础上,本文提出了以下三种改进型TFET型ESD防护器件:（1）锗硅源漏P+N+N+掺杂隧穿场效应晶体管（SiGe S/D PNN TFET）:相比于常规TFET器件,SiGe S/D PNN TFET的触发电压减小了 66.3%,失效电流提高了 20%,调整SiGe S/D PNN TFET的漏极与沟道掺杂浓度,改变SiGe中Ge的摩尔占比均可以改善SiGe S/D PNN TFET的ESD性能。此外还对SiGe S/D PNN TFET在源极栅极接地情况下,在漏极施加ESD脉冲电流时,独特的单电流路径现象进行了分析。（2）双栅全耗尽隧穿场效应晶体管（DG FDTFET）:相比于常规双栅TFET器件,DG FD TFET的触发电压降低了 42.9%,失效电流提高了 10.8%。同时考虑了不同参数对DG FD TFET的ESD窗口影响,调整DG FD TFET漏极与沟道的掺杂浓度、隧穿结深度和漏极长度均可以获得更好的ESD窗口。（3）绝缘体上硅全耗尽场效应晶体管（FD SOI TFET）:相比于常规TFET器件,FD SOI TFET的触发电压减小了 48%,失效电流降低了 26.8%,调整FD SOI TFET的漏极与沟道掺杂浓度,改变掩护埋氧层厚度,均可以对其ESD设计窗口进行改进,获得更好的ESD设计窗口。本文提出的SiGe S/D PNN TFET,DG FD TFET,FD SOI TFET三种器件均使用全耗尽结构,和常规TFET器件相比,改善了 ESD性能。本文发现的单电流路径和改进的ESD参数,有助于未来设计出更好的ESD保护器件,构建性能更加完善的以TFET器件为基础的ESD保护网络。
刘彧千[6]（2021）在《CMOS器件与电路的电磁脉冲效应与实验研究》文中研究指明电磁脉冲（electromagnetic pulse,EMP）环境作为复杂电磁环境的典型代表,近年来在军事与民用领域都受到了广泛关注。随着集成电路与电子设备的功能日益复杂,集成度不断提高,来自电磁脉冲环境的威胁也与日俱增。人为产生或来自自然界的蓄意或偶然的EMP会对半导体器件,集成电路与电子系统造成不同程度的扰乱与损伤。在此背景下,本文深入研究了CMOS器件（IC）、HEMT器件（LNA电路）与电子设备（VHF电台收发机）的电磁脉冲效应,通过机理分析、器件仿真、效应实验、失效分析组成研究闭环,得到了CMOS器件,LNA电路与电子设备的EMP失效现象,总结了其损伤规律,并探究了EMP损伤的物理机理。重点概述了EMP与EMP效应实验的理论基础,从EMP来源、特征、耦合途径与作用机理的角度阐述了CMOS器件（IC）所面临的潜在EMP威胁。并针对性地阐述了本文开展CMOS数字电路EMP效应实验的传输线脉冲（transmission line pulse,TLP）测试环境与开展电子设备EMP效应实验的闪电电磁脉冲测试环境的相关理论基础。从脉冲产生原理,波形特征,注入方法,实验平台等角度详细论述了EMP效应实验设计与实施理论依据。从物理机理角度研究了CMOS器件与集成电路的EMP效应。首先,以CMOS反相器为器件级对象,研究了栅极注入EMP对反相器的干扰退化效应。通过理论推导将电磁脉冲注入过程中反相器的电压传输特性（voltage transfer characteristics,VTC）退化归因于EMP干扰在器件衬底引入的过剩载流子产生率。建立了干扰电压与VTC特性退化量化参数ΔV间的物理关系模型,并通过器件仿真与实验结果验证了机理分析的正确性。第二,研究了快上升沿EMP对CMOS反相器的升温损伤效应与其机理。分析提出脉冲作用下栅极氧化层缺陷导致的辅助隧穿效应引发了器件局部的升温烧毁,并通过物理推论得到脉冲电压VEMP与器件内热量分布Q的关系。第三,基于0.175μm的λ规则设计了一种与CD系列商用芯片实际结构相关联的三维CMOS器件仿真模型,并对模型中不同电极注入干扰下的EMP效应规律进行了仿真与分析。第四,以一款Ka波段LNA（low noise amplifier,LNA）芯片为对象研究了集成电路的EMP效应。通过物理推论与针对LNA核心p HEMT器件的建模仿真,详细阐释了效应实验中所观察到的EMP干扰下LNA电路瞬态输出的非线性失效现象,为其他复杂集成电路EMP效应的研究与分析提供了方法。以TLP测试系统为基础开展了CMOS数字电路的EMP效应实验,首先分别阐述了效应实验研究对象的选取依据,实验专用PCB的设计方法与TLP脉冲源的选择依据。而后针对8种CMOS逻辑电路（CD级联反相器,CD两输入与门,CD两输入或门,74级联反相器,74两输入与门,74两输入或门与SN74译码器）展开效应实验矩阵的设计与优化。并根据优化后的实验矩阵实施EMP效应实验,实验结果表明:CD系列样品的栅极注入会导致被测器件（device under test,DUT）脉冲干扰流经端口失去逻辑特性,并维持在0.5Vdd左右波动;而源漏注入的EMP会导致DUT所有端口均发生瞬态输出的退化;74AC系列栅极注入会导致脉冲干扰流经端口失去逻辑翻转特性。此外,以甚高频（very high frequency,VHF）机载电台收发机为对象开展电子设备的EMP效应实验研究。根据设备的实际应用背景,选取闪电间接效应电磁脉冲测试系统,对设备信号针与电源针分别进行线缆束感应实验与插针注入实验,并在通过性测试方法的基础上进一步开展EMP效应实验研究,成功得到设备在EMP干扰下的失效现象。在CMOS数字电路与电子设备的EMP效应实验基础上,针对重点结果展开失效分析。着重概述了CMOS数字电路的失效分析方法,手段与流程。并对上述8种样品的典型失效案例逐一展开失效分析,得到如下规律性结果:（1）栅极注入的EMP会在CD系列样品内栅源之间与栅漏之间引发升温烧毁;（2）源漏注入的EMP会造成CD系列样品中脉冲干扰路径周围有源区的大面积烧毁;（3）不论从哪一端口注入,CD系列样品的脉冲注入与流出端口PAD与ESD（electrostatic discharge）保护结构均会发生升温烧毁;（4）针对74AC系列样品的效应实验中,主要的损伤部位为端口ESD保护器件;（5）SN74系列样品失效分析中,EMP对芯片的损伤主要体现为芯片内部晶体管有源区所产生的细小熔坑。在对实验数据与失效形貌观察的基础上,针对CD级联反相器,两输入与门与两输入或门三种CMOS数字逻辑建立了EMP输出失效的快速预估仿真模型。此外,还对电子设备EMP效应损伤设备展开了失效分析,通过失效设备拆解与分析,将失效定位于VHF机载电台收发机内部PCB上电子元器件的烧毁与退化。本文通过理论与实际相结合的方法,深入研究了CMOS器件,LNA电路与电子设备在EMP干扰下的效应现象,损伤规律,失效模式与物理机理。为不同种类集成电路的EMP效应研究提供了方法上的参考,也为器件与电路的EMP加固设计提供了思路。
田涛[7]（2020）在《SOI横向绝缘栅双极型晶体管新结构设计及其性能研究》文中指出绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor,IGBT）兼顾双极结型晶体管和金属氧化物场效应管的优点,易控制,导通电压低、电流密度大,击穿电压高,是目前最重要的功率半导体器件之一。与集成电路和SOI（Silicon-on-Insulator）技术结合后形成的SOI横向绝缘栅双极型晶体管（Lateral Insulated Gate Bipolar Transistor,LIGBT）,可以实现集成度更高、功耗更低、隔离性能更好的微电子系统,在电源管理、各种电子设备驱动、智能开关等领域应用广泛。LIGBT的市场需求非常强劲,但它的技术长期被国外少数企业垄断,在国家大力发展半导体行业的政策支持背景下,对高性能LIGBT的研究很有意义。高性能LIGBT需要更高的关断速度、更低的关断功耗、更小的导通电压、更高的电流密度。本文研究短路阳极结构发生负阻现象与阳极区电阻的关系,针对关断功耗与导通电压的折中关系,研究器件感性负载关断时非平衡载流子与漂移区埋层的关系,研究导通时器件闩锁触发和退出的机理,据此分别提出三类新结构,来提升LIGBT的性能。本论文的创新点如下:1.提出两种阳极区改进结构SOI-LIGBT,这两种结构既提升了器件的关断速度,节省了阳极区面积,又能抑制和消除snapback现象。（a）具有L型抽取路径的SOI-LIGBT（LEP SOI-LIGBT）。在阳极区内通过对P型埋层、P+区和N+区的设置,在N型缓冲区内获得L型电子抽取路径,在较小的阳极面积下,获得足够高的电阻RSA。器件导通时,电子流过较大的RSA,能够使阳极区P+/N型缓冲区结导通,避免发生snapback现象。器件关断时,漂移区靠近阳极区的非平衡电子借助L型路径被快速抽取,因此提高了关断速度。分析L型抽取路径的关键参数对器件正向特性的影响。相比于Segmented Trenches in the Anode（STA）SOI-LIGBT和Separated Shorted-anode（SSA）SOI-LIGBT,L-shaped Extraction Path（LEP）SOI-LIGBT的阳极面积可以分别减小63%和77%,导通电压为1.23V时,关断时间分别减小40%和28%。（b）具有双L型抽取路径的LIGBT（DLP SOI-LIGBT）。该结构在LEP SOI-LIGBT的基础上,增加多晶硅L型抽取路径,构成双L型抽取路径结构,进一步压缩了阳极区面积。与传统SOI-LIGBT具有相等器件长度时,DLP SOI-LIGBT能够消除snapback现象。仿真结果表明导通电压为1.122V时,DLP SOI-LIGBT的关断功耗比传统LIGBT减小23%,而关断时间减小了约39%。2.提出两种漂移区改进结构SOI-LIGBT,这两种结构改善了器件关断功耗与导通电压的折中关系。（a）具有VLD P型埋层的LIGBT（VLD SOI-LIGBT）。该结构在传统SOI-LIGBT的漂移区中引入VLD P型埋层。分析VLD P型埋层的关键参数掺杂剂量、掺杂梯度、长度、厚度和位置对器件关断特性的影响。提出的d V/dt简易模型说明掺杂剂量和掺杂梯度能够在保证击穿电压的情况下,发挥该埋层辅助耗尽和抽取非平衡载流子的作用。相比于UPB SOI-LIGBT,导通电压为1.13V(电流密度100A·cm-2)时,关断功耗减小29.4%,导通电压为1.3V(电流密度200A·cm-2)时,关断功耗减小69.4%。（b）具有VLD P型埋层的TG SOI-LIGBT（VLD TG SOI-LIGBT）。VLD P型埋层结构被引入到TG LIGBT中。仿真结果表明,导通电压为1.01V(电流密度100A·cm-2)时,相比于TG SOI-LIGBT和UPB TG SOI-LIGBT,VLD TG SOI-LIGBT的关断功耗分别减小65.3%和24.2%。3.提出具有自偏置PMOS管的阴极区改进结构SOI-LIGBT（SP SOI-LIGBT）,提升了器件的电流密度。在阴极区通过引入自偏置PMOS管,结合NMOS管,较小的阳极电压就可以触发闩锁效应,改变漂移区载流子浓度的分布,从而获得较大的电流密度。通过机理分析和仿真软件,深入分析NMOS管和自偏置PMOS管的各种参数对器件正向伏安特性的影响。当阳极电压为2.59V时,与传统SOI-LIGBT相比,SP SOI-LIGBT的电流密度增加47%;SP SOI-LIGBT在100 A·cm-2、300 A·cm-2和500 A·cm-2电流密度下,其关断功耗比传统SOI-LIGBT能分别减小51.28%、66.15%和83.17%,关断功耗与导通电压的折中关系获得极大的改善。
宋文强[8]（2020）在《集成电路ESD静电防护设计及闩锁免疫研究》文中研究指明随着集成电路工艺的进步,CMOS集成电路规模不断缩小以在同一区域封装更多的晶体管来提高运行速度和性能,栅极氧化物尺寸也被缩小以增加晶体管的电流密度,这使得集成电路芯片愈发脆弱,ESD静电放电造成的电子产品失效日渐显着,严重恶化芯片的可靠性。因此,集成电路的ESD防护问题也越发受到国内外产业界和学术界的重视,越来越多的产业界和学术界的研究人员投入到集成电路的ESD防护设计领域进行了深入研究,ESD静电防护也已经成为了半导体行业新的研究热点。本文的主要研究方向是ESD防护设计中的抗闩锁研究。文中介绍了ESD防护的相关基本理论和设计难点,基于多种不同的工艺制程及工作电压完成了ESD保护器件的抗闩锁设计,满足了相关应用领域的防护设计要求。本文的主要工作和创新点总结如下:（1）针对先进工艺中常用到的LVTSCR维持电压较低的问题,提出了一种具有低触发电压和高维持电压的MLVTSCR器件。通过将LVTSCR的跨接N+区域分割,并在其中嵌入P+区域,可以有效提升MLVTSCR器件的维持电压。其次,通过在NLVTSCR中引入PLVTSCR器件,构成了另一种新型ILVTSCR。通过在器件中引入一条新的电流泄放路径,实现了对ILVTSCR维持电压的提升。最后,提出一种新型的纵向双极结晶体管（BJT）触发硅控整流器（VBTSCR）。在基区浮空的纵向NPN晶体管的帮助下,新的硅控整流器（SCR）结构在相同的布局下,比先前的增强型横向硅控整流器（EMLSCR）获得更低的触发电压和更好的箝位能力。上述三种新型ESD器件相比传统的ESD防护器件,更适用于低压ESD防护工程。（2）针对中高压常用的MLSCR器件进行了一系列优化工作。首先,提出了一种嵌入NMOSFET的新型高维持电压硅控整流器（HHSCR）。通过将NMOSFET嵌入在改进的横向硅控整流器（MLSCR）的P阱中构建HHSCR,具有紧凑的布局,可以在较小的面积内提供较高的鲁棒性。其次,针对MLSCR的失效电流随维持电压上升而下降的问题,提出了一种增强型栅控二极管触发硅控整流器（EGDTSCR）,具有显着改善的维持电压和失效电流。通过在传统的MLSCR器件中添加两个栅控二极管,EGDTSCR在提供更高的维持电压的同时,还可有效提高器件的ESD鲁棒性。最后,针对RS232的系统级ESD防护,设计了片上TVS来保护RS232的I/O端口。片上TVS由IHBSCR实现,具有高维持电压和几乎无snapback特性,维持电流远高于最大I/O工作电流。通过嵌入两个p+/DNW/n+二极管到传统的双向DMLSCR,借助于表面P+/DNW/N+二极管路径的辅助泄放,IHBSCR具有极高的维持电压（几乎无回滞）和优越的鲁棒性,能够更有效地预防闩锁效应的发生。（3）基于高压BCD工艺中常见的闩锁问题,提出了几种新型的改进结构,有效提高了高压ESD器件的抗闩锁能力。首先,针对LMDOS-SCR的低维持电压,提出了一种P+浮空的新型ESD保护器件MLDMOS-SCR。通过将阳极P+浮空,并在源极插入一个额外的P+区域,形成RC电路降低触发和一个浮空的PIN二极管来提高维持电压。其次,针对LDMOS-SCR的低维持电压提出了一种改进的横向双扩散MOS硅控整流器（ILDMOS-SCR）。通过在传统的LDMOS-SCR中嵌入一个栅控二极管,借助反向栅控PIN二极管通路的辅助泄放,ILDMOS-SCR可大幅提高维持电压以实现闩锁免疫。此外,通过增加器件宽度的方式有效解决了ILDMOS-SCR单指器件中出现的电流饱和效应,实现了极佳的ESD性能。最后,利用分割技术实现了一种高维持电压的SEG-LDMOS-DDSCR。通过将双向LDMOS-DDSCR的两边源极N+切割并嵌入P+块,降低了寄生NPN的发射极效率使β下降,同时插入的P+块形成了内嵌PIN二极管,有效的提高了SEG-LDMOS-DDSCR的维持电压,避免了高压应用中常见的闩锁效应的发生。
叶然[9]（2020）在《基于三维电场调制的浅沟槽LDMOS器件研究》文中进行了进一步梳理功率集成芯片是将功率器件、驱动电路、保护电路、接口电路等集成于同一芯片,通过智能控制实现电能的转换,广泛应用于汽车电子、工业控制、白色家电等领域。横向双扩散金属氧化物半导体场效应管（Lateral Double-diffused MOS,简称LDMOS）因具有高击穿电压,低导通电阻,高输入阻抗及易于集成等优点,成为功率集成芯片中的核心功率器件。为了降低LDMOS器件的导通损耗,提高功率集成芯片的转换效率,如何降低导通电阻就成为器件设计的关键。然而,目前LDMOS器件性能离“硅限”仍有差距,导通电阻尚有进一步优化的空间。同时,LDMOS长期工作在高电场、大电流的恶劣环境中,面临严重的可靠性问题,这限制了器件的应用范围。为了克服上述问题,结合浅沟槽（Shallow Trench Isolation,简称STI）结构简单且制造工艺兼容性高的优点,本文重点围绕STI-LDMOS器件,建立了高精度三维电场模型,提出了新器件结构,揭示了器件热载流子注入、静电放电及电学安全工作区等可靠性问题的内在机理,为高性能、高可靠性的LDMOS器件设计提供指导。主要研究成果如下:1、基于STI-LDMOS器件结构特点,采用分截面建模的方法,建立了STI-LDMOS器件二维和三维电场解析模型。与TCAD仿真结果相比,模型精度达到88.3%,为STI-LDMOS器件的设计提供理论指导。2、提出了一种阶梯形STI-LDMOS器件,将该器件靠近漏端的硅区域拓宽,降低了电流路径上的寄生电阻。同时由于拓宽的硅区域远离击穿点,器件的关态击穿电压不受影响。流片测试结果显示,阶梯形STI-LDMOS器件的关态击穿电压为33.4V,特征导通电阻为14.6mΩ?mm2,与分段式STI-LDMOS相比,其特征导通电阻下降了5.5%。3、提出了一种H形STI-LDMOS器件,在该器件的部分漂移区内引入短STI,使STI呈H形分布。由于多维的介质RESURF效应,H形STI有效提升了器件的关态击穿电压,为导通电阻的降低提供了空间。流片测试结果显示,该器件的关态击穿电压为34V,特征导通电阻为14.2mΩ?mm2,与分段式STI-LDMOS相比,其特征导通电阻降低了8.4%。4、阐述了在Ibulkmax应力条件下,阶梯形STI-LDMOS器件导通电阻退化大的原因为STI阶梯点拐角引入了额外的碰撞电离峰值,造成界面态产生区域增加;H型STI-LDMOS器件导通电阻退化小的原因为短STI的加入减少了STI拐角处的损伤区域,且不引入额外的损伤区域。5、揭示了H型STI-LDMOS器件ESD鲁棒性高的原因是其均匀的电流分布降低了焦耳热的产生;分段式STI-LDMOS器件ESD鲁棒性低的原因是其集中在低阻硅区域的电流加强了Kirk效应,使得晶格温度迅速上升;而阶梯形STI-LDMOS器件拓宽的硅区域缓解了电流密度,降低了焦耳热的产生,其ESD鲁棒性居中。
吴海波[10]（2020）在《40V薄膜SOI基LDMOS器件设计》文中进行了进一步梳理随着功率集成技术的不断发展,横向双扩散金属氧化物半导体场效应管（Lateral Double-diffused Metal Oxide Semiconductor,LDMOS）因其具备高击穿电压、大驱动电流等优势,已在功率集成电路中普遍使用。然而,随着功率集成电路对器件性能的要求越来越高,传统体硅LDMOS器件受限于硅材料的理论极限,器件的特征导通电阻难以进一步降低。绝缘体上硅（Silicon On Insulator,SOI）技术在器件的顶硅和衬底之间设置埋氧化层（Buried Oxide,BOX）,由于氧化层的耐压能力强,给进一步降低LDMOS器件的特征导通电阻创造了空间,因此研究SOI基LDMOS器件具有重要意义。论文设计了40V薄膜SOI基LDMOS器件。首先,基于计算机辅助设计（Technology Computer Aided Design,TCAD）软件建立了器件仿真模型,随后设计顶硅和埋氧层厚度、场板结构、N阱和漂移区的注入剂量等,分析发现使用较薄的埋氧化层和顶硅可以明显提高器件的击穿电压,源极场板结构则进一步增强了器件的耐压能力,通过选择合适的漂移区浓度可以在击穿电压与特征导通电阻之间取得理想的折中效果。之后,研究器件的可靠性,发现最坏应力下热电子注入场氧化层和源极场板末端会使得器件发生严重的线性漏电流退化,适当改变源极场板的长度可以改善器件的热载流子注入效应;开态下器件内部的kirk效应以及寄生三极管开启会使得器件的维持电压和开态击穿电压偏小,在器件的漏极添加N型缓冲层可以拓宽器件的安全工作区,优化器件的静电放电响应曲线。根据以上对于器件的结构设计以及可靠性研究,确定了器件最终结构和工艺参数,并进行了流片及测试。测试结果表明:40V薄膜SOI基LDMOS器件的阈值电压为1.28V,击穿电压为59.17V,特征导通电阻为20.15mΩ?mm2,开态击穿电压为44V,最坏应力条件下阈值电压最大退化量为1.98%,特征导通电阻最大退化量为9.77%,传输线脉冲（Transmission Line Pulse,TLP）测试下的二次击穿电流为2.17×10-3A/μm,达到了预期指标。
二、集成电路绝缘氧化层ESD击穿机理探讨（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、集成电路绝缘氧化层ESD击穿机理探讨（论文提纲范文）
（1）基于P型外延层的新型耐高压的SOI-LDMOS的结构设计与仿真研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 LDMOS功率器件结构国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文的主要研究内容 |
| 第二章 SOI-LDMOS器件的耐压特性研究 |
| 2.1 LDMOS器件的主要耐压技术 |
| 2.1.1 降低表面电场技术 |
| 2.1.2 超结技术 |
| 2.1.3 SOI技术 |
| 2.2 绝缘衬底硅技术 |
| 2.2.1 SOI结构概述 |
| 2.2.2 SOI工艺技术 |
| 2.3 基于SOI结构的LDMOS器件的耐压模型 |
| 2.4 常见的SOI-LDMOS器件的改进结构 |
| 2.4.1 场板结构 |
| 2.4.2 半绝缘多晶硅场板结构 |
| 2.4.3 漂移区线性掺杂结构 |
| 2.5 高压大功率SOI-LDMOS器件的设计流程 |
| 2.6 本章小结 |
| 第三章 基于P型外延层的新型SOI-LDMOS的结构设计 |
| 3.1 引言 |
| 3.2 基于P型外延层的SOI-LDMOS器件新结构设计 |
| 3.2.1 衬底辅助耗尽效应概述 |
| 3.2.2 Ptop-LDMOS器件结构设计 |
| 3.2.3 MSPtop-LDMOS器件结构设计 |
| 3.3 MSPtop-LDMOS器件结构的机理分析 |
| 3.3.1 横向耐压机理研究 |
| 3.3.2 纵向耐压机理研究 |
| 3.4 Ptop层感应电荷自适应平衡机制 |
| 3.5 MSPtop-LDMOS器件的主要参数设计 |
| 3.5.1 沟道区的设计 |
| 3.5.2 漂移区的设计 |
| 3.6 MSPtop-LDMOS器件的工艺制备流程 |
| 3.7 本章小结 |
| 第四章 基于P型外延层的新型SOI-LDMOS的仿真分析 |
| 4.1 引言 |
| 4.2 Ptop-LDMOS器件的仿真结果分析 |
| 4.2.1 耐压与导通特性分析 |
| 4.2.2 空间电荷对耐压的影响 |
| 4.3 MSPtop-LDMOS器件的仿真结果分析 |
| 4.3.1 耐压与导通特性分析 |
| 4.3.2 电场与电势的对耐压的影响 |
| 4.4 漂移区掺杂浓度对器件优化的影响分析 |
| 4.5 三种器件的品质因数FOM分析 |
| 4.6 与传统RESURF改进型结构的性能对比 |
| 4.7 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文工作总结 |
| 5.2 后续工作展望 |
| 参考文献 |
| 攻读硕士期间的学术活动及成果情况 |
（2）0.18μm高压BCD中的可集成高压器件优化设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景及其研究意义 |
| 1.2 国内外发展动态及研究现状 |
| 1.3 本文的研究意义与主要工作 |
| 第二章 可集成功率器件与BCD集成关键技术 |
| 2.1 可集成功率器件 |
| 2.2 隔离技术 |
| 2.3 抗 dv/dt和抗 di/dt技术 |
| 2.4 版图技术 |
| 2.5 本章小结 |
| 第三章 0.18μm BCD中的低侧可集成功率器件 |
| 3.1 低侧NLDMOS器件基本结构与工作机理 |
| 3.2 低侧NLDMOS器件参数优化 |
| 3.2.1 栅Poly场板以及金属场板优化 |
| 3.2.2 NPN RESURF注入优化 |
| 3.2.3 Buffer区优化 |
| 3.3 本章小结 |
| 第四章 0.18μm BCD中的高侧可集成功率器件 |
| 4.1 高侧NLDMOS管的基本结构与工作机理 |
| 4.2 高侧NLDMOS管 ESD性能优化 |
| 4.3 高侧NLDMOS器件参数优化 |
| 4.3.1 DP/DN结优化 |
| 4.3.2 栅Poly场板以及金属场板优化 |
| 4.4 本章小结 |
| 第五章 工艺流程以及版图设计 |
| 5.1 工艺流程 |
| 5.2 版图设计 |
| 5.3 本章小结 |
| 第六章 全文总结及工作展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间研究成果 |
（3）基于先进IC工艺的静电防护研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 论文内容及结构安排 |
| 第二章 ESD保护基础知识 |
| 2.1 ESD防护基础 |
| 2.2 ESD设计窗口 |
| 2.3 ESD测试模型 |
| 2.3.1 人体模型(HBM) |
| 2.3.2 机器模型(MM) |
| 2.3.3 充电器件模型(CDM) |
| 2.3.4 传输线脉冲模型(TLP) |
| 2.4 ESD测试模式 |
| 2.5 本章小结 |
| 第三章 40nm CMOS工艺ESD防护器件研究 |
| 3.1 40nm工艺下ESD防护器件设计 |
| 3.2 二极管 |
| 3.3 GGNMOS与 GDPMOS |
| 3.4 SCR |
| 3.4.1 普通SCR |
| 3.4.2 MLSCR |
| 3.4.3 LVTSCR |
| 3.5 本章小结 |
| 第四章 基于40nm CMOS工艺全芯片ESD防护设计 |
| 4.1 40nm工艺参数以及设计窗口 |
| 4.2 ESD全芯片方案设计 |
| 4.2.1 二极管全芯片防护方案 |
| 4.2.2 MOSFET全芯片防护方案 |
| 4.2.3 基于LVTSCR的全芯片防护网络 |
| 4.2.4 电源保护电路(RC Power Clamp) |
| 4.3 全芯片ESD保护方案TLP测试结果 |
| 4.4 芯片ESD防护实验电路 |
| 4.5 本章小结 |
| 第五章 一种快速开启的改进型DTSCR器件研究 |
| 5.1 传统DTSCR |
| 5.2 新型快速开启的低触发改进型DTSCR |
| 5.2.1 MDTSCR的电流电压特性 |
| 5.2.2 MDTSCR的开启时间 |
| 5.2.3 二极管串数目对器件性能的影响 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）单片雷击防护电路设计及优化（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.3 本论文主要工作与内容安排 |
| 第二章 雷击防护电路设计 |
| 2.1 基本雷击防护电路与器件 |
| 2.1.1 三级雷击防护电路结构 |
| 2.1.2 雷击防护电路设计方案 |
| 2.1.3 常用的TVS管器件结构 |
| 2.2 可集成雷击防护电路设计指标 |
| 2.3 本章小结 |
| 第三章 可集成雷击防护电路及器件设计 |
| 3.1 高压多晶硅制备工艺 |
| 3.1.1 工艺流程 |
| 3.1.2 参数优化 |
| 3.2 集成TVS管设计 |
| 3.2.1 免闩锁的器件设计方案 |
| 3.2.2 集成SCR管设计 |
| 3.3 本章小结 |
| 第四章 高速接口雷击浪涌防护器件设计 |
| 4.1 超低电容TVS设计方法与现状 |
| 4.2 器件结构参数设计 |
| 4.2.1 架构及工艺仿真 |
| 4.2.2 版图设计 |
| 4.3 测试结果 |
| 4.3.1 wafer测试 |
| 4.3.2 系统级测试 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）全耗尽TFET器件的静电放电特性研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 ESD器件国内外研究现状 |
| 1.3 主要工作内容及结构安排 |
| 第二章 ESD理论及仿真方法 |
| 2.1 ESD放电模型 |
| 2.1.1 人体模型 |
| 2.1.2 机器模型 |
| 2.1.3 充电器件模型 |
| 2.2 传输线测试原理及分析 |
| 2.3 ESD防护原理及防护窗口 |
| 2.3.1 ESD防护原理 |
| 2.3.2 ESD设计窗口 |
| 2.4 Sentaurus TCAD仿真设置 |
| 2.4.1 TCAD仿真流程 |
| 2.4.2 TFET器件的ESD仿真模型 |
| 2.4.3 ESD仿真不收敛解决方案 |
| 2.5 本章小结 |
| 第三章 SiGe S/D PNN TFET的ESD特性研究 |
| 3.1 常规TFET器件的ESD原理 |
| 3.1.1 常规TFET器件结构 |
| 3.1.2 工作原理 |
| 3.2 SiGe S/D PNN TFET器件结构 |
| 3.3 SiGe S/D PNN TFET的ESD仿真结果与分析 |
| 3.3.1 ESD窗口曲线 |
| 3.3.2 带带隧穿迁移率 |
| 3.3.3 电场强度 |
| 3.3.4 单电流路径现象 |
| 3.4 SiGe S/D PNN TFET的ESD参数优化 |
| 3.4.1 漏极/沟道掺杂浓度对ESD性能的影响 |
| 3.4.2 Ge的摩尔分数对ESD性能的影响 |
| 3.5 本章小结 |
| 第四章 DG FD TFET的ESD特性研究 |
| 4.1 DG FD TFET器件结构 |
| 4.2 DG FD TFET器件的ESD仿真结果与分析 |
| 4.2.1 ESD窗口曲线 |
| 4.2.2 带带隧穿迁移率 |
| 4.2.3 电场强度 |
| 4.3 DG FD TFET器件的ESD参数优化 |
| 4.3.1 漏极/沟道掺杂浓度对ESD性能的影响 |
| 4.3.2 隧穿结深度对ESD性能的影响 |
| 4.3.3 漏极长度对ESD性能的影响 |
| 4.4 本章小结 |
| 第五章 FD SOI TFET器件ESD特性研究 |
| 5.1 FD SOI TFET器件结构 |
| 5.2 FD SOI TFET的ESD仿真结果与分析 |
| 5.2.1 ESD窗口曲线 |
| 5.2.2 带带隧穿迁移率 |
| 5.2.3 电场强度 |
| 5.3 FD SOI TFET的ESD参数优化 |
| 5.3.1 漏极/沟道掺杂浓度对ESD性能的影响 |
| 5.3.2 掩埋氧化层厚度对ESD性能的影响 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 参考文献 |
| 攻读学位期间的科研成果 |
| 致谢 |
（6）CMOS器件与电路的电磁脉冲效应与实验研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文概况 |
| 1.3.1 研究内容与方法 |
| 1.3.2 创新点 |
| 1.3.3 论文结构安排 |
| 第二章 电磁脉冲效应与实验理论基础 |
| 2.1 电磁脉冲理论概述 |
| 2.1.1 电磁脉冲的来源与耦合途经 |
| 2.1.2 器件与电路的电磁脉冲效应与机理 |
| 2.2 基于ESD的电磁脉冲实验基础 |
| 2.2.1 传输线脉冲产生原理 |
| 2.2.2 TLP测试理论基础 |
| 2.2.3 TLP测试系统 |
| 2.3 基于闪电的电磁脉冲实验基础 |
| 2.3.1 闪电电磁脉冲间接效应实验方法 |
| 2.3.2 波形特性与注入方式 |
| 2.3.3 LEMP测试系统 |
| 2.4 本章小结 |
| 第三章 CMOS器件与LNA电路的EMP效应研究 |
| 3.1 Sentaurus半导体器件仿真软件 |
| 3.2 CMOS二维器件与结构建模 |
| 3.2.1 理论模型构建 |
| 3.2.2 理论模型的推广与验证 |
| 3.2.3 CD4K系列数字电路端口ESD保护结构建模仿真 |
| 3.3 CMOS反相器的电磁脉冲干扰退化机理 |
| 3.3.1 CMOS反相器的EMP干扰退化效应理论模型 |
| 3.3.2 CMOS反相器EMP干扰下VTC退化机理 |
| 3.3.3 CMOS反相器EMP干扰功率特性仿真与退化参数提取 |
| 3.4 CMOS反相器快上升沿电磁脉冲损伤机理研究 |
| 3.4.1 CMOS反相器的电磁脉冲损伤机理分析 |
| 3.4.2 电磁脉冲损伤效应仿真研究 |
| 3.5 三维CMOS器件电磁脉冲效应仿真 |
| 3.5.1 建模依据 |
| 3.5.2 模型建立与验证 |
| 3.5.3 三维CMOS反相器电磁脉冲效应仿真 |
| 3.6 基于HEMT的 LNA电路电磁脉冲效应研究 |
| 3.6.1 LNA电路结构与电磁脉冲实验设置 |
| 3.6.2 LNA电路非线性效应损伤机理分析 |
| 3.6.3 非线性效应器件仿真验证 |
| 3.7 本章小结 |
| 第四章 CMOS数字电路电磁脉冲效应实验研究 |
| 4.1 实验准备 |
| 4.1.1 实验对象选取 |
| 4.1.2 效应实验PCB设计 |
| 4.1.3 选择TLP测试系统的依据 |
| 4.2 实验设计 |
| 4.2.1 实验矩阵设计与优化 |
| 4.2.2 实验平台搭建 |
| 4.3 CD4K系列样品实验结果 |
| 4.3.1 CD级联反相器 |
| 4.3.2 CD两输入与门 |
| 4.3.3 CD两输入或门 |
| 4.3.4 CD二选一选择器 |
| 4.4 74AC 系列与SN74HC 系列样品实验结果 |
| 4.4.1 74AC系列样品TLP实验规律 |
| 4.4.2 SN74HC3-8译码器 |
| 4.5 本章小结 |
| 第五章 CMOS器件与电路EMP失效分析 |
| 5.1 CMOS器件与电路的EMP失效分析方法 |
| 5.2 CD4K系列样品失效分析 |
| 5.2.1 CD级联反相器 |
| 5.2.2 CD两输入与门 |
| 5.2.3 CD两输入或门 |
| 5.3 74AC 系列与SN74HC 系列样品失效分析 |
| 5.3.1 74AC系列样品失效分析结果 |
| 5.3.2 SN74HC系列样品失效分析结果 |
| 5.4 CD4K系列样品失效预估仿真模型 |
| 5.5 本章小结 |
| 第六章 电子系统(设备)闪电电磁脉冲实验研究 |
| 6.1 实验准备 |
| 6.1.1 被测设备(EUT)概况 |
| 6.1.2 实验类别 |
| 6.2 实验设计与结果 |
| 6.2.1 实验矩阵设计 |
| 6.2.2 闪电电磁脉冲插针注入实验 |
| 6.2.3 闪电电磁脉冲线缆束感应实验 |
| 6.3 故障定位与失效分析 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）SOI横向绝缘栅双极型晶体管新结构设计及其性能研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 功率半导体器件概述 |
| 1.2 LIGBT发展和技术 |
| 1.2.1 阴极工程 |
| 1.2.2 漂移区工程 |
| 1.2.3 阳极工程 |
| 1.3 主要工作和创新点 |
| 第二章 阳极区改进结构SOI-LIGBT |
| 2.1 具有L型抽取路径的SOI-LIGBT |
| 2.1.1 器件结构 |
| 2.1.2 工作机理 |
| 2.1.3 结果分析 |
| 2.1.4 制备工艺流程 |
| 2.2 具有双L型抽取路径的SOI-LIGBT |
| 2.2.1 器件结构 |
| 2.2.2 工作机理 |
| 2.2.3 结果分析 |
| 2.2.4 制备工艺流程 |
| 2.3 本章小结 |
| 第三章 漂移区改进结构SOI-LIGBT |
| 3.1 具有横向变掺杂埋层的SOI-LIGBT |
| 3.1.1 器件结构 |
| 3.1.2 关断机理 |
| 3.1.3 结果分析 |
| 3.1.4 制备工艺流程 |
| 3.2 具有横向变掺杂埋层的TG SOI-LIGBT |
| 3.2.1 器件结构 |
| 3.2.2 关断机理 |
| 3.2.3 结果分析 |
| 3.2.4 制备工艺流程 |
| 3.3 本章小结 |
| 第四章 阴极区改进结构SOI-LIGBT |
| 4.1 器件结构 |
| 4.2 工作机理 |
| 4.2.1 通态线性区工作机理 |
| 4.2.2 通态饱和区工作机理 |
| 4.3 结果分析 |
| 4.3.1 正向导通特性 |
| 4.3.2 各参数对器件正向伏安特性的影响 |
| 4.3.3 正向击穿特性 |
| 4.3.4 关断特性 |
| 4.3.5 关断功耗与导通电压之间的折中关系 |
| 4.3.6 与其它器件的特性比较 |
| 4.4 制备工艺流程 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 后续工作展望 |
| 参考文献 |
| 附录1 攻读博士学位期间撰写的论文 |
| 附录2 攻读博士学位期间参加的科研项目 |
| 致谢 |
（8）集成电路ESD静电防护设计及闩锁免疫研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 集成电路静电保护研究现状及发展趋势 |
| 1.3 静电防护面临的困难及挑战 |
| 1.3.1 先进工艺下的静电防护设计 |
| 1.3.2 低功耗集成电路的静电防护 |
| 1.3.3 CMOS集成电路中的闩锁问题 |
| 1.4 论文的组织架构 |
| 第二章 集成电路片上ESD防护理论 |
| 2.1 ESD模型分类 |
| 2.1.1 人体放电模型 |
| 2.1.2 机器放电模型 |
| 2.1.3 充电器件模型 |
| 2.2 ESD测试方法 |
| 2.2.1 I/O引脚到VDD和 VSS放电测试 |
| 2.2.2 I/O引脚PIN-TO-PIN测试 |
| 2.2.3 VDD到 VSS之间静电放电测试 |
| 2.3 ESD可靠性和设计窗口 |
| 2.4 全芯片ESD防护理论 |
| 2.5 传统ESD防护器件特性 |
| 2.5.1 二极管 |
| 2.5.2 栅接地的NMOS管(GGNMOS) |
| 2.5.3 硅控整流器 |
| 2.6 典型的ESD物理机制 |
| 2.6.1 ESD器件中的三种击穿机制 |
| 2.6.2 电导调制效应 |
| 2.6.3 柯尔克效应 |
| 2.7 本章小结 |
| 第三章 低压集成电路的ESD防护 |
| 3.1 传统的低触发电压硅控整流器 |
| 3.2 新型MLVTSCR器件设计 |
| 3.2.1 新型MLVTSCR器件结构及原理分析 |
| 3.2.2 新型MLVTSCR器件测试结果及分析 |
| 3.3 改进的新型ILVTSCR器件 |
| 3.3.1 新型ILVTSCR器件结构和操作原理 |
| 3.3.2 新型ILVTSCR器件结果和讨论 |
| 3.4 新型纵向双极结晶体管触发SCR |
| 3.4.1 VBTSCR器件原理及分析 |
| 3.4.2 VBTSCR测试结果与讨论 |
| 3.5 本章小结 |
| 第四章 中高压集成电路的ESD防护 |
| 4.1 传统的中高压ESD防护器件优化设计 |
| 4.1.1 降低ESD防护器件放大增益的优化设计 |
| 4.1.2 基于堆叠技术的传统高维持电压ESD设计 |
| 4.2 新型高维持电压硅控整流器HHSCR |
| 4.2.1 HHSCR器件结构及原理分析 |
| 4.2.2 HHSCR器件测试结果及分析 |
| 4.3 新型增强型栅控二极管触发的硅控整流器(EGDTSCR) |
| 4.3.1 EGDTSCR器件结构及原理分析 |
| 4.3.2 EGDTSCR器件测试结果及分析 |
| 4.4 新型高维持电压双向硅控整流器IHBSCR |
| 4.4.1 系统级ESD防护 |
| 4.4.2 RS232系统级ESD保护的设计考虑 |
| 4.4.3 IHBSCR的 TCAD仿真结果和物理机理讨论 |
| 4.4.4 IHBSCR器件测试结果及分析 |
| 4.5 本章小结 |
| 第五章 高压LDMOS的 ESD防护 |
| 5.1 传统LDMOS优缺点及自保护 |
| 5.2 栅接地的LDNMOS特性 |
| 5.3 传统LDNMOS-SCR的 ESD特性 |
| 5.4 新型MLDMOS-SCR器件 |
| 5.4.1 改进型MLDMOS-SCR的结构和机理 |
| 5.4.2 MLDMOS-SCR仿真结果与分析 |
| 5.5 新型高压ESD防护ILDMOS-SCR器件 |
| 5.6 基于分割技术的新型SEG_LDMOS-DDSCR器件 |
| 5.6.1 传统双向LDMOS-SCR器件 |
| 5.6.2 基于分割结构的高维持电压设计 |
| 5.6.3 新型高鲁棒性SEG-LDMOS-SCR器件 |
| 5.6.4 新型分割SEG-LDMOS-DDSCR测试结果及分析 |
| 5.7 本章小结 |
| 第六章 结论及展望 |
| 6.1 结论 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（9）基于三维电场调制的浅沟槽LDMOS器件研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 LDMOS器件结构的发展 |
| 1.2 浅沟槽LDMOS器件的优势及应用 |
| 1.3 浅沟槽LDMOS器件及其可靠性研究现状 |
| 1.4 本论文的主要工作及创新点 |
| 1.5 本论文的组织结构 |
| 第二章 浅沟槽LDMOS器件模型研究 |
| 2.1 浅沟槽LDMOS器件结构及原理 |
| 2.2 浅沟槽LDMOS器件二维电场模型 |
| 2.3 浅沟槽LDMOS器件三维电场模型 |
| 2.4 基于三维电场调制的浅沟槽LDMOS器件耐压模型 |
| 2.5 本章小结 |
| 第三章 阶梯形浅沟槽LDMOS器件研究 |
| 3.1 阶梯形浅沟槽LDMOS器件结构及原理 |
| 3.2 结构参数对器件电学特性的影响 |
| 3.3 工艺参数对器件电学特性的影响 |
| 3.4 阶梯形STI-LDMOS器件的制备及电学特性 |
| 3.5 本章小结 |
| 第四章 H形浅沟槽LDMOS器件研究 |
| 4.1 H形浅沟槽LDMOS器件结构及原理 |
| 4.2 结构参数对器件电学特性的影响 |
| 4.3 工艺参数对器件电学特性的影响 |
| 4.4 H形 STI-LDMOS器件制备及电学特性 |
| 4.5 本章小结 |
| 第五章 新型浅沟槽LDMOS器件可靠性研究 |
| 5.1 新型STI-LDMOS器件HCI研究 |
| 5.2 新型STI-LDMOS器件ESD研究 |
| 5.3 新型STI-LDMOS器件E-SOA研究 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 博士期间取得成果 |
（10）40V薄膜SOI基LDMOS器件设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 功率LDMOS器件的背景及发展 |
| 1.2 薄膜SOI基LDMOS器件的优势及研究现状 |
| 1.3 论文主要工作和设计指标 |
| 1.4 论文组织结构 |
| 第二章 薄膜SOI基LDMOS器件的结构设计 |
| 2.1 薄膜SOI基LDMOS器件的原理 |
| 2.2 薄膜SOI基LDMOS器件的顶硅及埋氧层设计 |
| 2.3 薄膜SOI基LDMOS器件的场板结构设计 |
| 2.4 薄膜SOI基LDMOS器件的N阱及漂移区设计 |
| 2.5 薄膜SOI基LDMOS器件的结构及工艺参数 |
| 2.6 本章小结 |
| 第三章 薄膜SOI基LDMOS器件的可靠性研究 |
| 3.1 薄膜SOI基LDMOS器件的热载流子可靠性 |
| 3.2 薄膜SOI基LDMOS器件的安全工作区可靠性 |
| 3.3 薄膜SOI基LDMOS器件的静电放电可靠性 |
| 3.4 薄膜SOI基LDMOS器件的最终结构及仿真结果 |
| 3.5 本章小结 |
| 第四章 薄膜SOI基LDMOS器件的流片及测试 |
| 4.1 薄膜SOI基LDMOS器件的工艺流程 |
| 4.2 薄膜SOI基LDMOS器件的版图设计 |
| 4.3 薄膜SOI基LDMOS器件的测试结果与分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
四、集成电路绝缘氧化层ESD击穿机理探讨（论文参考文献）
- [1]基于P型外延层的新型耐高压的SOI-LDMOS的结构设计与仿真研究[D]. 孙建. 合肥工业大学, 2021(02)
- [2]0.18μm高压BCD中的可集成高压器件优化设计[D]. 袁柳. 电子科技大学, 2021(01)
- [3]基于先进IC工艺的静电防护研究[D]. 姜桂军. 电子科技大学, 2021(01)
- [4]单片雷击防护电路设计及优化[D]. 童成伟. 电子科技大学, 2021(01)
- [5]全耗尽TFET器件的静电放电特性研究[D]. 王忧. 华中师范大学, 2021(02)
- [6]CMOS器件与电路的电磁脉冲效应与实验研究[D]. 刘彧千. 西安电子科技大学, 2021
- [7]SOI横向绝缘栅双极型晶体管新结构设计及其性能研究[D]. 田涛. 南京邮电大学, 2020(03)
- [8]集成电路ESD静电防护设计及闩锁免疫研究[D]. 宋文强. 电子科技大学, 2020(03)
- [9]基于三维电场调制的浅沟槽LDMOS器件研究[D]. 叶然. 东南大学, 2020(01)
- [10]40V薄膜SOI基LDMOS器件设计[D]. 吴海波. 东南大学, 2020(01)